- 您现在的位置：买卖IC网 > Sheet目录329 > IDT71256L35Y/2996 (IDT, Integrated Device Technology Inc)IC SRAM 256KBIT 35NS 28SOJ
IDT71256S/L
CMOS Static RAM 256K (32K x 8-Bit)
Military, Commercial, and Industrial Temperature Ranges
Timing Waveform of Write Cycle No. 1 ( WE Controlled Timing) (1,2,4,6)
t WC
ADDRESS
t OHZ (5)
OE
t AW
CS
t WP
WE
t AS
t WZ (5)
(6)
t WR
t OW
DATA OUT
(3)
t DW
t DH
(3)
DATA IN
2946 drw 10
Timing Waveform of Write Cycle No. 2 ( CS Controlled Timing) (1,2,4)
t WC
ADDRESS
t AW
CS
WE
t AS
t CW (6)
t DW
t t WR
t DH2
DATA IN
2946 drw 11
NOTES:
1. A write occurs during the overlap of a LOW CS and a LOW WE .
2. t WR is measured from the earlier of CS or WE going HIGH to the end of the write cycle.
3. During this period, I/O pins are in the output state so that the input signals must not be applied.
4. If the CS LOW transition occurs simultaneously with or after the WE LOW transition, the outputs remain in a high-impedance state.
5. Transition is measured ±200mV from steady state.
6. If OE is LOW during a WE controlled write cycle, the write pulse width must be the larger of t WP or (t WHZ +t DW ) to allow the I/O drivers to turn off and data to be placed
on the bus for the required t DW . If OE is HIGH during a WE controlled write cycle, this requirement does not apply and the minimum write pulse width can be as short
as the specified t WP . For a CS controlled write cycle, OE may be LOW with no degradation to t CW .
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